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De profesión Chapuzas
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El otro día el chino Juan (este es otro chino Juan) estaba diciendo que:
Lo que traducido con mis brillantes conocimientos de chino significa:
En cuanto a por qué la latencia equivalente es 1 en lugar de 0,5, ese es uno de los principales problemas que he encontrado hasta ahora.
La versión actual de Microcode parece tener un único hilo que no ve dos decodificadores de todos modos, lo que significa que fuera de op$ o con op$ desactivado el front-end va directamente a 4-wide y sólo puede ser 1 tomado por ciclo (con o sin salto de rama). Obviamente, esto no coincide con la capacidad anunciada por AMD de utilizar dos decodificadores en un único subproceso, y requiere más investigación.
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o para los hijos de la gran bretaña:
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As for why the equivalent delay is 1 instead of 0.5, this is a major problem I have encountered.
The current version of the micro-code seems to be a single thread that can not see two decoders anyway, that is, after OP $ or off the OP $, the front end will directly turn into 4-wide and can only be 1 taken per cycle ( Regardless of no branches). This is obviously inconsistent with the single threads promoted by AMD, and more investigations are needed.
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As for why the equivalent latency is 1 instead of 0.5, that's one of the main problems I've encountered so far.
The current version of Microcode seems to have a single thread that doesn't see two decoders anyway, meaning that out of op$ or with op$ turned off the front-end goes straight to 4-wide and can only be 1 taken per cycle (with or without branch skipping). This obviously doesn't match AMD's advertised ability to use two decoders in a single thread, and needs more investigation.
Una de las principales mejoras que AMD publicitaba sobre Zen 5 era que ahora tenía 2 decodificadores en vez de 1, duplicando así esta parte del procesador, teniendo el doble de ancho.
Según David Huang esto no está funcionando como debiera. ¿Será cierto?, ¿será el culpable del decepcionante rendimiento de Zen 5?, ¿lo habrá desactivado AMD a última hora después de detectar cualquier otro problema?, ¿se habrán olvidado actualizarlo en los microcodes de la bios para que se usen los dos? si fuese así lo solucionarán pronto supongo.
Ya veremos.
David Huang: https://x.com/hjc4869/status/1819215703142187164_
Edito: Por lo que veo, hay info de antes:
The latest GCC compiler doesn't support 2*4 decode for Zen 5 yet? https://x.com/9550pro/status/1818938473338089902_
AMD, en el filo de la navaja: los Ryzen 9000 no soportan todavía el doble Decoder de Zen 5 y su controlador de memoria es peor
.
Spoiler
至于为什么等效延迟是1而不是0.5,这是我目前遇到的一个主要问题。目前版本的微码似乎单个线程是无论如何都看不到两个解码器的,也就是出了op$或者关掉op$之后前端直接就变成4-wide并且只能每周期1 taken了(无论带不带分支跳转)。这个显然跟AMD宣传的单线程可以用两个decoder不符,需要更多调查。
Lo que traducido con mis brillantes conocimientos de chino significa:
En cuanto a por qué la latencia equivalente es 1 en lugar de 0,5, ese es uno de los principales problemas que he encontrado hasta ahora.
La versión actual de Microcode parece tener un único hilo que no ve dos decodificadores de todos modos, lo que significa que fuera de op$ o con op$ desactivado el front-end va directamente a 4-wide y sólo puede ser 1 tomado por ciclo (con o sin salto de rama). Obviamente, esto no coincide con la capacidad anunciada por AMD de utilizar dos decodificadores en un único subproceso, y requiere más investigación.
Spoiler
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o para los hijos de la gran bretaña:
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As for why the equivalent delay is 1 instead of 0.5, this is a major problem I have encountered.
The current version of the micro-code seems to be a single thread that can not see two decoders anyway, that is, after OP $ or off the OP $, the front end will directly turn into 4-wide and can only be 1 taken per cycle ( Regardless of no branches). This is obviously inconsistent with the single threads promoted by AMD, and more investigations are needed.
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As for why the equivalent latency is 1 instead of 0.5, that's one of the main problems I've encountered so far.
The current version of Microcode seems to have a single thread that doesn't see two decoders anyway, meaning that out of op$ or with op$ turned off the front-end goes straight to 4-wide and can only be 1 taken per cycle (with or without branch skipping). This obviously doesn't match AMD's advertised ability to use two decoders in a single thread, and needs more investigation.
![7jvNLQp.png](https://i.imgur.com/7jvNLQp.png)
Una de las principales mejoras que AMD publicitaba sobre Zen 5 era que ahora tenía 2 decodificadores en vez de 1, duplicando así esta parte del procesador, teniendo el doble de ancho.
Según David Huang esto no está funcionando como debiera. ¿Será cierto?, ¿será el culpable del decepcionante rendimiento de Zen 5?, ¿lo habrá desactivado AMD a última hora después de detectar cualquier otro problema?, ¿se habrán olvidado actualizarlo en los microcodes de la bios para que se usen los dos? si fuese así lo solucionarán pronto supongo.
Ya veremos.
David Huang: https://x.com/hjc4869/status/1819215703142187164_
Edito: Por lo que veo, hay info de antes:
The latest GCC compiler doesn't support 2*4 decode for Zen 5 yet? https://x.com/9550pro/status/1818938473338089902_
AMD, en el filo de la navaja: los Ryzen 9000 no soportan todavía el doble Decoder de Zen 5 y su controlador de memoria es peor
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