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De profesión Chapuzas
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El otro día el chino Juan (este es otro chino Juan) estaba diciendo que:
Lo que traducido con mis brillantes conocimientos de chino significa:
En cuanto a por qué la latencia equivalente es 1 en lugar de 0,5, ese es uno de los principales problemas que he encontrado hasta ahora.
La versión actual de Microcode parece tener un único hilo que no ve dos decodificadores de todos modos, lo que significa que fuera de op$ o con op$ desactivado el front-end va directamente a 4-wide y sólo puede ser 1 tomado por ciclo (con o sin salto de rama). Obviamente, esto no coincide con la capacidad anunciada por AMD de utilizar dos decodificadores en un único subproceso, y requiere más investigación.
Una de las principales mejoras que AMD publicitaba sobre Zen 5 era que ahora tenía 2 decodificadores en vez de 1, duplicando así esta parte del procesador, teniendo el doble de ancho.
Según David Huang esto no está funcionando como debiera. ¿Será cierto?, ¿será el culpable del decepcionante rendimiento de Zen 5?, ¿lo habrá desactivado AMD a última hora después de detectar cualquier otro problema?, ¿se habrán olvidado actualizarlo en los microcodes de la bios para que se usen los dos? si fuese así lo solucionarán pronto supongo.
Ya veremos.
David Huang: https://x.com/hjc4869/status/1819215703142187164_
Edito: Por lo que veo, hay info de antes:
The latest GCC compiler doesn't support 2*4 decode for Zen 5 yet? https://x.com/9550pro/status/1818938473338089902_
AMD, en el filo de la navaja: los Ryzen 9000 no soportan todavía el doble Decoder de Zen 5 y su controlador de memoria es peor
.
Spoiler
Lo que traducido con mis brillantes conocimientos de chino significa:
En cuanto a por qué la latencia equivalente es 1 en lugar de 0,5, ese es uno de los principales problemas que he encontrado hasta ahora.
La versión actual de Microcode parece tener un único hilo que no ve dos decodificadores de todos modos, lo que significa que fuera de op$ o con op$ desactivado el front-end va directamente a 4-wide y sólo puede ser 1 tomado por ciclo (con o sin salto de rama). Obviamente, esto no coincide con la capacidad anunciada por AMD de utilizar dos decodificadores en un único subproceso, y requiere más investigación.
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Una de las principales mejoras que AMD publicitaba sobre Zen 5 era que ahora tenía 2 decodificadores en vez de 1, duplicando así esta parte del procesador, teniendo el doble de ancho.
Según David Huang esto no está funcionando como debiera. ¿Será cierto?, ¿será el culpable del decepcionante rendimiento de Zen 5?, ¿lo habrá desactivado AMD a última hora después de detectar cualquier otro problema?, ¿se habrán olvidado actualizarlo en los microcodes de la bios para que se usen los dos? si fuese así lo solucionarán pronto supongo.
Ya veremos.
David Huang: https://x.com/hjc4869/status/1819215703142187164_
Edito: Por lo que veo, hay info de antes:
The latest GCC compiler doesn't support 2*4 decode for Zen 5 yet? https://x.com/9550pro/status/1818938473338089902_
AMD, en el filo de la navaja: los Ryzen 9000 no soportan todavía el doble Decoder de Zen 5 y su controlador de memoria es peor
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